Модераторы: Mazzi
  

Поиск:

Ответ в темуСоздание новой темы Создание опроса
> Помогите с Verilog 
:(
    Опции темы
65602lover
Дата 6.6.2014, 13:09 (ссылка) | (нет голосов) Загрузка ... Загрузка ... Быстрая цитата Цитата


Новичок



Профиль
Группа: Участник
Сообщений: 2
Регистрация: 30.5.2014

Репутация: нет
Всего: нет



module task_example(a,b,k);
input [7:0] a,b;
output [7:0] k;
reg c;

    task adder;
input [7:0] a,b;
output [7:0] adder;
reg c;
integer i;
begin
c=0;
for (i=0;i<=7;i=i+1) begin
adder[i] = a[i] ^ b[i] ^c;
c = (a[i]&b[i])|(a[i]&c)|(b[i]&c);
end
end
endtask

always
adder (a,b,c);
endmodule

При компиляции проекта компилятор выдает ошибку:"Unsupported Verilog HDL feature error: Task", пишу task с заглавной буквы, компилятор говорит, что так нельзя.
PM MAIL   Вверх
Кальцин5Андрей
Дата 26.4.2018, 08:43 (ссылка) | (нет голосов) Загрузка ... Загрузка ... Быстрая цитата Цитата


Новичок



Профиль
Группа: Участник
Сообщений: 7
Регистрация: 26.4.2018

Репутация: нет
Всего: нет



integer i;
begin
c=0;
for (i=0;i<=7;i=i+1) begin
adder[i] = a[i] ^ b[i] ^c;
c = (a[i]&b[i])|(a[i]&c)|(b[i]&c);
end
end
endtask
PM MAIL   Вверх
Google
  Дата 21.5.2018, 23:35 (ссылка)  





  Вверх
  
Ответ в темуСоздание новой темы Создание опроса
1 Пользователей читают эту тему (1 Гостей и 0 Скрытых Пользователей)
0 Пользователей:
« Предыдущая тема | Разное (электроника) | Следующая тема »


 




[ Время генерации скрипта: 0.0843 ]   [ Использовано запросов: 20 ]   [ GZIP включён ]


Реклама на сайте     Информационное спонсорство

 
По вопросам размещения рекламы пишите на vladimir(sobaka)vingrad.ru
Отказ от ответственности     Powered by Invision Power Board(R) 1.3 © 2003  IPS, Inc.