| Версия для печати темы
Нажмите сюда для просмотра этой темы в оригинальном формате |
| Форум программистов > Центр помощи > [VHDL] Таймер задержки |
| Автор: darkniisiis 13.10.2006, 13:36 |
| Помогите описать на VHDL под xilinx(среда разработки ISE 8.2i sp1) таймер задержки, второй день голову ломаю всё никак промоделировать не получается. Начало вот: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity del_clk is Port ( set : in STD_LOGIC; out_clk : out STD_LOGIC; clk : in STD_LOGIC; prog : in STD_LOGIC_VECTOR (15 downto 0)); end del_clk; где set-вход для импульса,который должен появиться на выходе out_clk через задержку в несколько тактовых импульсов,подаваемых на вход clk, количество этих импульсов задаётся через вход prog. СПАСИТЕ МОЮ БЕДНУЮ ГОЛОВУ!!!! |