| Версия для печати темы
Нажмите сюда для просмотра этой темы в оригинальном формате |
| Форум программистов > Разное (электроника) > Помогите с Verilog |
| Автор: 65602lover 6.6.2014, 13:09 |
| module task_example(a,b,k); input [7:0] a,b; output [7:0] k; reg c; task adder; input [7:0] a,b; output [7:0] adder; reg c; integer i; begin c=0; for (i=0;i<=7;i=i+1) begin adder[i] = a[i] ^ b[i] ^c; c = (a[i]&b[i])|(a[i]&c)|(b[i]&c); end end endtask always adder (a,b,c); endmodule При компиляции проекта компилятор выдает ошибку:"Unsupported Verilog HDL feature error: Task", пишу task с заглавной буквы, компилятор говорит, что так нельзя. |
| Автор: Кальцин5Андрей 26.4.2018, 08:43 |
| integer i; begin c=0; for (i=0;i<=7;i=i+1) begin adder[i] = a[i] ^ b[i] ^c; c = (a[i]&b[i])|(a[i]&c)|(b[i]&c); end end endtask |