![]() |
Модераторы: Poseidon |
![]() ![]() ![]() |
|
darkniisiis |
|
|||
Новичок Профиль Группа: Участник Сообщений: 6 Регистрация: 5.10.2006 Репутация: 1 Всего: 1 |
Помогите описать на VHDL под xilinx(среда разработки ISE 8.2i sp1) таймер задержки, второй день голову ломаю всё никак промоделировать не получается.
Начало вот: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity del_clk is Port ( set : in STD_LOGIC; out_clk : out STD_LOGIC; clk : in STD_LOGIC; prog : in STD_LOGIC_VECTOR (15 downto 0)); end del_clk; где set-вход для импульса,который должен появиться на выходе out_clk через задержку в несколько тактовых импульсов,подаваемых на вход clk, количество этих импульсов задаётся через вход prog. СПАСИТЕ МОЮ БЕДНУЮ ГОЛОВУ!!!! |
|||
|
||||
![]() ![]() ![]() |
Правила форума "Центр помощи" | |
|
ВНИМАНИЕ! Прежде чем создавать темы, или писать сообщения в данный раздел, ознакомьтесь, пожалуйста, с Правилами форума и конкретно этого раздела.
Более подробно с правилами данного раздела Вы можете ознакомится в этой теме. Если Вам помогли и атмосфера форума Вам понравилась, то заходите к нам чаще! С уважением, Poseidon, Rodman |
0 Пользователей читают эту тему (0 Гостей и 0 Скрытых Пользователей) | |
0 Пользователей: | |
« Предыдущая тема | Центр помощи | Следующая тема » |
|
По вопросам размещения рекламы пишите на vladimir(sobaka)vingrad.ru
Отказ от ответственности Powered by Invision Power Board(R) 1.3 © 2003 IPS, Inc. |