11 мая Патентное Бюро США опубликовало заявку на патент, поданную NVIDIA 1 ноября 2004 года, касающуюся адаптивного контроллера памяти работающего с параметрами Command Rate (скорость подачи команд): 1T/2T. Отметим, что сам факт публикации не гарантирует получения патента, однако интересен в связи с последней информацией относительно EPP и Tritium.

Напомним, как функционирует Command Rate. При инициализации подсистемы памяти каждому сигналу выбора кристалла (chip select), ассоциированному с определенным физическим банком памяти, в регистрах чипсета присваивается определенный номер (нумерация осуществляется, как правило, по емкости физических банков - например, по убывающей), уникальным образом идентифицирующий данный физический банк при каждом последующем запросе (поскольку все физические банки разделяют одни и те же, общие шины команд/адресов и данных). Чем больше физических банков памяти присутствует на общей шине памяти, тем больше электрическая емкостная нагрузка на нее, с одной стороны, и тем больше задержка распространения сигнала (как прямое следствие протяженности пути сигнала) и задержка кодирования/декодирования и работы логики адресации и управления, с другой.

Так возникают задержки на уровне командного интерфейса, которые на сегодняшний день наиболее известны для платформ, основанных на процессорах семейства AMD Athlon 64 с интегрированным контроллером памяти, поддерживающим память типа DDR SDRAM. Разумеется, это не означает, что задержки командного интерфейса присущи лишь этому типу платформ - просто для этого типа платформ, как правило, в настройках подсистемы памяти в BIOS есть настройка параметра "Command Rate: 1T/2T", тогда как в других современных платформах (например, семейства Intel Pentium 4 с чипсетами Intel 915, 925, 945, 955 и 975 серий) настройки задержек командного интерфейса отсутствуют в явном виде и, по всей видимости, регулируются автоматически. Возвращаясь к платформам AMD Athlon 64, включение режима "2T" приводит к тому, что все команды подаются (наряду с соответствующими адресами) на протяжении не одного, а двух тактов шины памяти, что определенно сказывается на производительности, но может быть оправдано с точки зрения стабильности функционирования подсистемы памяти.

Изобретение NVIDIA примечательно тем, что предусматривает использование двух избыточных, поперечно связанных между собой командно-адресных блоков контроллера памяти. В обычном режиме один из этих блоков бездействует, однако в режиме, когда нагрузка на шину возрастает, он задействуется, и команды начинают передаваться поочередно, используя, таким образом, каждый из тактов шины памяти.

Областью применения разработки, теоретически, могут стать любые подсистемы работы с памятью, однако на сегодня приоритетным видится внедрение его в графических картах. Как именно будет NVIDIA лицензировать свою разработку сторонним производителям (ведь многие процессоры используют встроенный контроллер памяти), пока не ясно.

http://www.dailytech.com/
http://www.ixbt.com/